2024 Cadence中国技术巡回研讨会

3.5D-IC全流程解决方案研讨会

电子设计自动化领域领先供应商Cadence诚邀您参加3.5D-IC全流程解决方案研讨会。

如今在大语言模型的推动下，无论是算法还是芯片的发展都日新月异。作为新质生产力的代表，2.5D、3D以及3.5D的异构集成技术成为AI芯片跳跃发展的保证。Cadence自2018年起就专注于各种类型的异构集成技术，成为业内推出从芯片到系统完整解决方案的EDA公司。此次，Cadence将携手资深技术专家，与大家分享我们在3.5D-IC领域的最新成果与技术进展。

在本次线下研讨会中Cadence将为您带来全面的3.5D-IC全流程解决方案，解析流程中的痛点难点，包括：

  • 万事开头难：3D-IC Prototyping助您快速完成系统级规划，通过早期电热分析应对设计挑战。
  • 仿真步步慢：传统多物理场仿真分析耗时良久，新一代仿真分析技术采用人工智能机器学习算法优化，及先进的GPU并行加速技术数倍提升仿真分析效率。
  • 实现有挑战：系统级性能优化尤其重要，特别是芯粒间互联的自动绕线、多层芯粒之间的模块划分、同步布局与时序收敛。
  • 软硬协同验：多层芯粒的混合验证，为项目成功带来更高的信心。

快来现场参与本次研讨会，您将直面Cadence自身技术专家，共同深入探讨3D-IC技术的未来发展和应用，携手探索3D-IC技术的无限可能！

您可以任意选择参加将在北京、上海开展的线下研讨会—3.5D-IC全流程解决方案研讨会，Cadence诚挚期待您的莅临与交流！

会议日期及会议地址

  •  2024年12月10日（周二） 上海浦东嘉里大酒店

       上海市浦东新区花木路1388号

  •  2024年12月17日（周二） 北京中关村皇冠假日酒店

       北京市海淀区知春路106号

*会议为免费参加，座位有限，报名从速！

会议日程：北京站

  • 09:30-10:00   Registration

3D-IC Solution

  • 10:00-10:40   How 3.5D Speeds-Up High-Memory Bandwidth AI Chip
  • 10:40-11:10   Speech from Tsinghua University
  • 11:10-11:40   From 0 to 100: Prototyping the 3D-IC Design
  • 11:40-12:10   GPU-Enabled Accelerated 3D-IC Thermal and Power Design
  • 12:10-13:30   Lunch Break
  • 13:30-14:00   Innovative Pathways to Optimal 3D-IC Implementation
  • 14:00-14:30   Safely Expedite 3D-IC Timing Signoff and Closure
  • 14:30-15:00   Embracing Multiphysics Analysis Aims to Reinvigorate Advanced 3D-IC Design
  • 15:00-15:30   Accelerating Thermal and Stress Analysis for 3D-IC Reliability
  • 15:30-15:45   Tea Break

2.5D Solution

  • 15:45-16:25   Accelerating Time-to-Market in the Chiplet Era
  • 16:25-17:05   Allegro X Reducing TAT for 2.5D and 3D Package Implementation
  • 17:05-17:45   Addressing UCIe-Based Chiplet Verification Challenges - From IP to SoC

会议日程：上海站

  • 09:30-10:00   Registration

3D-IC Solution

  • 10:00-10:40   How 3.5D Speeds-Up High-Memory Bandwidth AI Chip
  • 10:40-11:10   From 0 to 100: Prototyping the 3D-IC Design
  • 11:10-11:40   GPU-Enabled Accelerated 3D-IC Thermal and Power Design
  • 11:40-12:10   Innovative Pathways to Optimal 3D-IC Implementation
  • 12:10-13:30   Lunch Break
  • 13:30-14:00   Safely Expedite 3D-IC Timing Signoff and Closure
  • 14:00-14:30   Embracing Multiphysics Analysis Aims to Reinvigorate Advanced 3D-IC Design
  • 14:30-15:00   Accelerating Thermal and Stress Analysis for 3D-IC Reliability
  • 15:00-15:15   Tea Break

2.5D Solution

  • 15:15-15:55   Accelerating Time-to-Market in the Chiplet Era
  • 15:55-16:35   Allegro X Reducing TAT for 2.5D and 3D Package Implementation
  • 16:35-17:15   Addressing UCIe-Based Chiplet Verification Challenges - From IP to SoC

本次活动已结束

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